歡迎光臨 混合訊號積體電路實驗室

　　Welcome Mixed-Signal Integrated Circuit ( MSIC ) Lab

    本實驗室目前成員有 2位博士班、 及17位碩士班， 目前研究方向為高速串列傳輸傳送接收系統電路，研究範圍包含 Clock Data Recovery ( CDR )、Phase-Locked Loop ( PLL )、Synchronous Mirror Delay ( SMD )、Pulse-Width Control Loop ( PWCL )、DC-DC Converter、Delay-Locked Loop ( DLL )、Built in Self Test ( BIST )、Equalizer ( EQ )、Spread Spectrum Clock Generator ( SSCG )、Magnetoresistive Random Access Memory ( MRAM )、 Power IC。

 

SATA Transceiver架構圖

　　

高速串列傳輸技術與規格發展圖